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【华体会】基于FPGA技术的RS232接口时序电路设计方案

本文摘要:0章节目录 RS232控制模块是1972年由英国电子器件行业协会(EIA)带头小熊系统软件、调制调解器生产厂家及电脑终端生产商协同制定的作为串口通信的规范。它的全称“数据采集终端机器设备(DTE)和数据通讯机器设备(DCE)中间串行通信二进制数据传输接口技术规范”。该标准应用一个25个脚的DB25射频连接器,对射频连接器的每一个扩展槽的数据信号內容多方面要求,还对各种各样数据信号的脉冲信号多方面要求。

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0章节目录  RS232控制模块是1972年由英国电子器件行业协会(EIA)带头小熊系统软件、调制调解器生产厂家及电脑终端生产商协同制定的作为串口通信的规范。它的全称“数据采集终端机器设备(DTE)和数据通讯机器设备(DCE)中间串行通信二进制数据传输接口技术规范”。该标准应用一个25个脚的DB25射频连接器,对射频连接器的每一个扩展槽的数据信号內容多方面要求,还对各种各样数据信号的脉冲信号多方面要求。

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伴随着机器设备的不断完善,经常会出现了更换DB25的DB9控制模块,如今都把RS232控制模块称为DB9。RS232控制模块是至少见的一种串口通信插口,一般PC机一般都具有该类控制模块,其最少通讯速度(波特率)为115.2Kb/s。应用9600b/s进行传输数据相互交换的运用于较多。

根据FPGA搭建其时序电路,关键顺利完成发送到和对接两一部分时序逻辑电路的设计方案。  1发送到时序逻辑电路的设计方案  1.1时序近似于  RS232控制模块额外的波特率如9600b/s,115.2Kb/s相当于11.0592MHz的数字时钟具备非负整数的关联,但一般来说状况下获得FPGA的数字时钟大多数应用頻率为40~80MHz,同11.0592MHz中间不会有一定的时序出现偏差的原因。  比如一个由一个延续位,八个数据位,一个中止位组成,假定串行通信数据信号的波特率为9600b/s,则每一个位的时序時间为:  104166.66666666666666666666666667ns  相当于80MHz电子计数器记数到:  8333.3333333333333333333333333333放弃小数部分。

  由80MHz驱动器的电子计数器造成时序时每一个标识符出现偏差的原因为4.1666666666666666666666666666667ns。那样由10个标识符组成的一次起飞时序出现偏差的原因大概为41.7ns超过1/1000能够忽略。  1.2发送到时序设计方案  RS232控制模块的时序电路由起动电源电路、标识符产牛电源电路、实时时钟造成电源电路。波特率控制回路,和时序再开电源电路组成。

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发送到时序电路基本原理框架图如图所示1下图。  1.3发送到电路图讲解描述  以波特率为9600b/s的时序为例证,在传送数据以前,系统软件微控制器将适度波特率主要参数锁定不会有FPGA內部的波特率控制回路的存储器内(由触发器原理创设),使每一次键入的标识符即时数据信号的周期时间为104.167mu;s(相匹配波特率9600b/s)。  当系统软件接到发送到起动数据信号时,标识符时序电路以每一个标识符104.167mu;s的速度在实起飞数据信息的逻辑性脉冲信号操控下键入时序数据信号,另外在时序中放进中止位和延续位标识符数据信号。

  在顺利完成所述发送到时序的全过程中,时序记数控制回路不容易检验发送到时序的运行状态,当检验每一次时序的中止位顺利完成键入后,时序记数控制回路不容易接到时序再开系统对数据信号,使电源电路修复到实起飞的原始运行状态,并等待CPU再一次启动时序电路和对数据信息主要参数的重设。


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